삼성전자 ‘2나노’ 반도체 수율 아직 30~40%… TSMC 60% 수준 확보가 관건

▲삼성전자 서초사옥. 에너지경제DB.

삼성전자가 2나노미터(㎚) 공정이 적용된 첫 반도체 칩을 연내 시험 생산할 계획인 가운데, 수율 확보가 최우선 과제로 떠올랐다.

3나노에서 세계 최초로 GAA(Gate-All-Around) 구조를 도입하고도 낮은 수율로 고객 확보에 실패했던 삼성은, 2나노에서는 '기술을 실제로 구현할 수 있느냐'는 시험대에 다시 오르게 됐다.

수율은 반도체 생산 공정에서 전체 칩 중 '정상적으로 작동하는 제품'의 비율을 뜻한다. 같은 기술이라도 수율이 낮으면 생산 단가가 급등하고, 고객사에 필요한 물량을 제때 공급하기 어렵다.

삼성의 3나노 수율은 초기 10~20% 수준에 머물러, 퀄컴과 엔비디아 등 주요 고객사 확보에 실패한 바 있다.

14일 반도체 업계에 따르면, 삼성전자는 자사 2나노 공정(SF2)에 MBCFET(Multi-Bridge Channel FET)를 적용해 모바일용 칩 '엑시노스 2600'을 올해 안에 시험 생산하고, 하반기부터 본격 양산에 들어갈 계획이다.

MBCFET는 GAA(Gate-All-Around) 구조를 적용한 트랜지스터 기술 중 하나로, 나노시트 형태의 채널을 여러 겹으로 쌓은 삼성전자의 고유 구현 방식이다.

이 기술은 전류가 흐르는 통로(채널)를 게이트가 네 면에서 감싸는 구조로, 전력 효율과 성능을 동시에 끌어올릴 수 있다는 점에서 주목받고 있다.

삼성전자는 2나노 공정이 기존 3나노 공정 대비 성능 12% 향상, 전력 효율 25% 개선, 면적 5% 축소 효과를 낼 것으로 기대하고 있다.

삼성은 2022년 3나노 공정에서 GAA를 세계 최초로 상용화하며 기술적 선두에 나섰지만, 실제 양산에서는 수율(완성품 비율)이 10~20%대에 그치며 퀄컴, 엔비디아 등 주요 고객사 확보에 실패했다.

이로 인해 일부 파운드리 라인의 가동이 축소됐고, 자체 애플리케이션 프로세서(AP)인 엑시노스 2500 시리즈도 수율 문제로 출하 일정이 조정된 바 있다.

▲MBCFET 공정 개념. 출처=삼성전

당시의 '기술 선도'는 '양산 실패'로 이어졌고, 삼성 파운드리는 고객 신뢰도 측면에서 타격을 입었다.

결국 이번 2나노 공정에서도 핵심은 단연 수율 안정성이다.

업계에 따르면 삼성 SF2 공정의 현재 수율은 30~40% 수준으로, 이전 세대보다는 개선됐지만 실제 대량 납품이 가능한 '양산 수율 기준선'인 60% 이상에는 아직 미치지 못하는 상황이다.

반면 경쟁사인 TSMC는 2나노 공정(N2)에서 처음 GAA 기술을 도입하면서도, SRAM(메모리 셀) 테스트 수율이 60~70%에 이르는 것으로 알려졌다.

그 결과 TSMC는 올해 하반기부터 2나노 양산에 들어가며, 이미 애플, AMD 등과의 공급 계약을 확보한 상태다.

이에 삼성도 수율 확보를 위해 생태계 협력에 속도를 내고 있다.

EDA(전자설계자동화) 솔루션 업체인 시놉시스, 케이던스 등과 협력해 회로 설계용 툴(PDK)과 설계 키트를 최적화하고 있으며, 공정 전환의 용이성을 높이기 위해 기존 3나노 공정과의 설계 호환성도 확보했다.

또한 삼성은 2027년 양산 예정인 2나노 후속 공정(SF2Z)부터는 전력 공급을 칩의 하단에서 직접 제공하는 후면 전력 공급(BSPDN) 구조도 도입할 계획이다.

이 기술은 전력 손실을 줄이고 칩 성능을 극대화할 수 있는 방식으로, TSMC도 2026년부터 유사 기술(A16 공정)을 적용할 예정이다.

한편 업계에서는 최근 퀄컴이 삼성의 SF2 공정을 기반으로 2나노 차세대 스냅드래곤 칩 샘플 제작을 의뢰했다는 소식이 나오며, 수율 안정성 확보 여부에 따라 향후 수주로 이어질 수 있는 가능성이 생겼다는 분석도 나온다.

업계 관계자는 “GAA는 이제 모든 글로벌 파운드리 업체가 채택하는 기술이 됐고, 관건은 수율과 양산 안정성"이라며 “올해 연말 시험 생산 결과가 삼성 파운드리의 고객 회복 여부를 가를 중요한 기준점이 될 것"이라고 말했다.

강현창 기자 khc@ekn.kr