CXMT가 회로를 가장 정밀하게 그리는 도구 없이 가장 정밀한 설계를 요구하는 구조에 뛰어들었다. 웨이퍼에 회로를 새기는 빛의 파장이 짧아 가장 가는 선을 한 번에 그릴 수 있는 극자외선(EUV) 노광장비를 미국 수출 규제로 쓸 수 없는 탓이다. EUV 대신 패턴을 여러 번 쪼개 그리는 우회 공정으로 바둑판의 가로·세로를 동시에 맞춰야 해, 발표와 양산 사이의 거리는 생각보다 멀다는 평가가 나온다. ◇ 'EUV 없는 4중 패터닝'의 모순 4F² 구조 자체는 특정 선폭에 묶인 기술이 아니다. F가 선폭을 뜻하는 만큼 60㎚ 공정이든 15㎚ 공정이든 4F² 셀을 만들 수는 있다. 관건은 얼마나 작게 만드느냐다. 26일 업계에 따르면 CXMT가 쓰는 장비는 불화아르곤(ArF) 액침 심자외선(DUV) 노광장비다. 노광은 빛을 회로 원판(마스크)에 통과시켜 웨이퍼에 패턴을 새기는 공정으로, 빛의 파장이 짧을수록 더 가는 선을 그릴 수 있다. DUV는 통상적으로 193㎚ 파장을 쓰는 반면 EUV는 13.5㎚로 DUV의 약 14분의 1이다. DUV로 한 번에 그릴 수 있는 선의 반복 간격(피치)은 약 80㎚다. 패턴을 쪼개 두 번 그리면 40㎚, 세 번 그리면 20㎚까지 내려간다. 선폭 15㎚ 수준에서 4F² 셀을 구현하려면 기둥 사이 피치를 30㎚ 안팎까지 좁혀야 하는데, 두 번 그려서는 이 간격에 미치지 못한다. CXMT가 '자기정렬 4중 패터닝(SAQP)'에 기댈 수밖에 없는 이유다. SAQP는 기준선을 그린 뒤 그 테두리에 얇은 막(스페이서)을 입히는 과정을 두 번 반복해 선 간격을 4분의 1로 쪼개는 기술이다. EUV라면 한 번에 그릴 패턴을 증착·포토·식각·세정을 여러 차례 되풀이해 만들어내는 셈이다. 문제는 이 방식이 4F²와 상극이라는 점이다. 6F²는 공책의 가로줄처럼 한 방향만 가장 촘촘하면 되고, 다른 방향은 3F로 여유가 있다. 그래서 EUV로는 패턴 공정을 한 번씩만 적용하면 된다. 반면 4F²는 가로와 세로가 모두 가장 촘촘한 바둑판 구조다. 줄이 교차하는 지점마다 기둥을 세워야 하기 때문에, DUV로는 패턴을 그리는 작업을 가로로 세 번, 세로로 세 번 적용해야 한다. SAQP는 막 두께가 원자 몇 층만 달라도 선 간격이 넓고 좁기를 번갈아 반복한다. 이 오차가 두 방향에서 동시에 생기면 기둥마다 크기와 위치가 달라진다. 그 위에 커패시터를 정확히 올리기도 더 어려워진다. 기둥 하나의 오차가 곧 셀 하나의 불량이 되는 구조다. 공정 단계도 몇 배로 늘어난다. 단계가 늘면 생산 기간이 길어지고, 결함이 끼어들 여지와 원가도 함께 커진다. CXMT가 SAQP 기반 G4~G5 D램 양산을 추진하고 있지만, 이는 기존 6F² 구조다. 진종문 경남대 반도체부트캠프사업단 교수는 “한 방향으로 선을 쪼개는 것과 가로세로로 엇갈려 쪼개진 바둑판식 선에 기둥을 아래위로 이어 붙이는 것은 난이도 차원이 다르다"며 “노광 해상도가 가장 부족한 회사가 노광에 가장 가혹한 구조를 고른 것이 CXMT 전략의 최대 모순"이라고 진단했다. ◇ 웨이퍼 접합·신소재·수율·데이터 유지…4F² 양산의 '4대 난제' 난관은 셀에서 끝나지 않는다. D램에는 셀에서 읽은 미약한 신호를 키우는 감지증폭기, 워드라인을 움직이는 드라이버 같은 주변회로가 있다. 셀만 작아지고 주변회로가 그대로면 4F²의 효과는 희석된다. 그래서 업계는 셀과 주변회로를 서로 다른 웨이퍼에서 만들어 위아래로 붙이는 방식을 택했다. 삼성전자의 4F² 시제품은 주변회로를 셀 아래로 옮겨 면적 비중을 17%에서 3% 수준으로 낮췄고, 웨이퍼당 칩 수를 20% 넘게 늘렸다. 이 방식의 핵심은 배선이다. 4F²에서는 비트라인이 기둥 아래로 묻히고, 커패시터는 위로 올라가며, 주변회로는 아래 웨이퍼로 내려간다. 예전에 셀 위 배선으로 오가던 신호가 이제 두 웨이퍼의 접합면을 건너야 한다. 1~2㎛ 간격의 접합점을 어떻게 배치하고 얼마나 줄일 수 있느냐도 문제다. 하지만 더 중요한 것은 아직 완성 단계가 아닌 메모리용 하이브리드 본딩의 접합 수율이다. 이에 따라 칩의 크기와 원가가 완전히 달라지기 때문이다. 그러나 CXMT는 웨이퍼를 붙인다는 사실만 밝혔을 뿐, 이 부분은 공개하지 않았다. 웨이퍼를 두 장 쓰면 원가가 늘고 두 웨이퍼의 불량률이 곱해진다는 부담도 적지 않다. 신소재도 변수다. 땅속 비트라인의 저항을 낮추려면 루테늄 같은 새 금속이 필요하고, 기둥 소재로 실리콘 대신 산화물 반도체를 검토하는 흐름도 있다. 하지만 새 재료는 열처리 온도, 오염, 계면 결함이라는 새 숙제를 낳는다. 웨이퍼 본딩까지 더해지면 온도와 물리적 신뢰성 제약은 한층 까다로워진다. 간격이 제각각인 좁은 기둥 사이를 게이트 막과 금속으로 고르게 채우기도 어렵다. 이런 편차는 결국 셀마다 다른 문턱전압과 누설 전류로 나타난다. 가장 높은 벽은 수율과 데이터 저장 시간이다. D램은 수십억 개 셀이 모두 정해진 시간 동안 전하를 함께 유지해야 한다. 몇몇 셀만 새도 칩 전체가 불량이 되고, 24시간 가동되는 서버용은 기준이 더 엄격하다. 진 교수는 “연내 제품이 나오더라도 초기 수율은 10%를 밑돌 가능성이 크고, 의미 있는 물량은 빨라야 2027년 말에서 2028년 상반기에나 가능할 것"이라며 “EUV를 쓰는 회사는 패턴 오차라는 변수 하나를 덜고 이 문제를 풀지만, CXMT는 네 변수를 모두 떠안고 풀어야 한다"고 말했다. 김하나 기자 uno@ekn.kr